IP-AES-128P: AES Cryptosystem
IP-AES-128P は、NIST
の FIPS-197 および Special Publication 800-38A に完全準拠したデータ入出力幅128-bit のAES です。対応するオペレーションモードは、
ECB/CBC/CFB/OFB/CTR です。
アーキテクチャ
IP-AES-EPでは、部分的に並列＆パイプライン処理を行うことによって、
スピード・ファクタ 7.5〜9.8 を達成しています。このため、例えば Xilinx 社 FPGA Vertex-5 LX50-3 において、最高動作周波数
204MHz、最高データ速度 1.5Gbps〜2.0Gbps を達成します。
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IP-AES-128P
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ピンアウト
ベンチマーク
- Xilinx 社 Vertex シリーズによる実装
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デバイス
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スライス数
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ブロックRAM数
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動作速度
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Spartan3A XC3S-5
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5,033
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4
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83 MHz
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Vertex2 XC2V3000-6
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4,931
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4
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100 MHz
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Vertex4 XC4V LX40-12
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4,819
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4
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149 MHz
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Vertex5 XC5V LX50-3
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1,238
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4
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204 MHz
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Altera 社 Cyclone シリーズによる実装
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デバイス
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LEs |
Memory Bits
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動作速度
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Cyclone II EP2C35-6
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13,783
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0
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74 MHz
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Cyclone III EP3C25-6
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13,569
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0
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91 MHz
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-
Altera 社 Stratix シリーズによる実装
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デバイス
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ALUTs | Registers |
Memory Bits
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動作速度
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Stratix II EP2S15-3
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4,156
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2,988
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0
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123 MHz
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Stratix III EP3SE50-2
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4,212
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3,033
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0
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166 MHz
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データシート
