IP-AES-EP: AES Cryptosystem Engine
IP-AES-EPは、
NISTのFIPS-197に完全準拠するデータ入出力幅128-bit のAES Engine です。
なお、IP-AES-EPはIP-AES-xPファミリのEngine部分ですので、
対応するオペレーション・モードはECBのみです。ECB以外のオペレーション・モードが必要なお客様は、IP-AES-128Pなど、
オペレーション・モード付きの製品をお選びください。
アーキテクチャ
IP-AES-EPでは、部分的に並列＆パイプライン処理を行うことによって、スピード・ファクタ 8.5〜11.6
を達成しています。このため、例えば Xilinx 社 FPGA Vertex-5 LX50-3 において、最高動作周波数 222MHz、
最高データ速度 1.8Gbps〜2.5Gbps を達成します。
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IP-AES-EP
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AES_KPU (暗号鍵処理部)
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APS_DPU (データ処理部)
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ピンアウト
ベンチマーク
- Xilinx 社 Vertex シリーズによる実装
| デバイス |
スライス数 |
ブロックRAM数 |
動作速度 |
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Vertex5 XC5V LX50-3 |
833 |
4 |
222 MHz |
- Altera 社 Cyclone シリーズによる実装
| デバイス |
LEs |
Memory Bits |
動作速度 |
| Cyclone
II EP2C20-6 |
12,006 |
0 |
105 MHz |
| Cyclone
III EP3C25-6 |
11,776 |
0 |
110 MHz |
- Altera 社 Stratix シリーズによる実装
| デバイス |
ALUTs |
Registers |
Memory Bits |
動作速度 |
| Stratix
II EP2S15-3 |
3,280 |
2,681 |
0 |
168 MHz |
| Stratix
III EP3SE50-2 |
3,256 |
2,674 |
0 |
200 MHz |
データシート
