IP-BCH1P-ENC-DVBT2S Encoder
IP-BCH1P-ENC-DVBT2S は、DVB-T2 Document A122: "Frame
structure channel coding and modulation for a second generation
digital terrestrial television broadcasting system", TM 3980
Rev. 5, June 2008 の short FECFRAME用のBCH符号に完全準拠するIP-BCH1P ファミリのIP
コアです。
アーキテクチャ
IP-BCH1P-ENC-DVBT2S は、IP-BCH1Pc-(n,k) をベースにして、DVB-T2
の short FECFRAME 用のBCH符号に完全準拠する BCH Code Encoder/Decoder IP Core
を実現しております。また、消失訂正機能を省略して、回路規模を抑えています。
ピンアウト
ベンチマーク
| 型番 |
Xilinx Spartan 3A (XC3S 200A-5) による Encoder
の実装
|
スライス数
|
ブロックRAM数 |
動作速度 |
| IP-BCH1P-ENC-DVBT2S |
197 |
0 |
119 MHz |
※データ速度 = 動作速度×(k/n)×8 bps
| 型番 |
Xilinx Vertex 5
(X5V LX30-3) による Encoder の実装 |
| スライス数
|
ブロックRAM数
|
動作速度 |
| IP-BCH1P-ENC-DVBT2S |
118 |
0 |
263 MHz |
※データ速度 = 動作速度×(k/n)×8 bps
データシート
