IP-BCH1PcV-(n,k) Encoder / Decoder
IP-BCH1PcV-(N,K) は、 ブロック長可変な BCH Code Encoder/Decoder IP Core で、 情報ビット数および符号ビット数を可変にする機能を付加するとともに（注：冗長ビット数は固定されています）。 消失訂正機能の不要なアプリケーション向けに、アーキテクチャを最適化したものです。
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アーキテクチャ
IP-BCH1PcV-(N,K) では、 パイプライン＆パラレル処理を採用することで、高速な1シンボル1ビット BCH Code Encoder/Decoder IP Core を実現しております。また、消失訂正機能を省略して、回路規模を抑えています。消失訂正機能の不要なアプリケーションには、 IP-BCH1PcV-(n,k) が適しています。
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IP-BCH1PcV-(N,K)では、符号ビット系列の長さが Nビットで情報ビット系列の長さが K=N-c ビットの (N,K) BCH Code において、符号ビット系列の先頭にゼロを詰めることによって、符号ビット系列長n （および情報ビット系列長k）を可変にしています。ただし、符号ビット系列長nと情報ビット系列長kの差は、常に c で、 c は製品ごとに固定されています。
なお、ゼロを詰める操作は、 ゼロ・パディング(Zero-Padding)と呼ばれています。常に連続的に復号化したい場合には、パイプライン処理のタイミングの関係で、 パディングできるゼロ・ビットの個数は, 0 以上 N−EUCLID_STEPS−5 以下に制約されますが, EUCLID_STEPS < 3×(c+1) ですので、 c が大きくない場合には、それほど大きな制約にはなりません。
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ピンアウト
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ベンチマーク
| 型番 |
Xilinx Vertex 2
(X2V 1000-6) による |
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| スライス数 | ブロックRAM数 | 動作速度 | |
| IP-BCH1P12V-(63,51) | 45 | 0 |
262MHz |
※データ速度 = 動作速度×(k/n)×8 bps
| 型番 |
Xilinx Vertex 2
(X2V 1000-6) による |
||
| スライス数 | ブロックRAM数 | 動作速度 | |
| IP-BCH1P12V-(63,51) | 689 | 0 | 154MHz |
※データ速度 = 動作速度×(k/n)×8 bps
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仕様
| 商品名 （英商品名） |
BCH符号 符号器/復号器 ＩＰコア （BCH Code Encoder/Decoder IP Core） |
| 商品コード （型番） |
IP-BCH1PcV-(N,K)： 消失訂正機能なし ※ N, K, c の値は注文時指定 |
| 仕様 |
・配布形態： VHDL ソースコード ・１シンボル： 1bit ・内部アーキテクチャ： パラレル＆パイプライン ・ガロア体の生成多項式： 注文時に指定 ・符号の生成多項式： 注文時に指定 ・最大の符号ビット数 N：注文時に指定 ・最大の情報ビット数 K：注文時に指定 ・符号ビット数 n：可変 （ただし, n-k = N-K ） ・情報ビット数 k：可変 （ただし, n-k = N-K ） ・検査ビット数 c：(c=n-k=N-K) 注文時に指定 |
| 構成 |
・IPコア設定シート ・ユーザーズ・マニュアル ・使用許諾契約書 ・VHDLソースコードとテストベンチを収録した媒体 |
| 媒体 | CD-R |
| 使用条件 | 標準のライセンス契約では、１品種の装置に限定して、実装された回路を、任意数量使用できます。他のライセンス契約については。お問い合わせください。 |
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データシート
IP-BCH1PcV-(n,k) データシート
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| IP-BCH1PcV-(n,k) のデータシートはこちらからダウンロードできます。詳細については、データシートをご覧ください。 |
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