IP-LDPC-ENC-DVBT2S Encoder
IP-LDPC-ENC-DVBT2S は、DVB-T2 Document A122: "Frame
structure channel coding and modulation for a second generation
digital terrestrial television broadcasting system", TM 3980
Rev. 5, June 2008 の short FECFRAME用の LDPC符号 Encoder に完全準拠する IP
コアです。
アーキテクチャ
IP-LDPC-ENC-DVBT2S では、テーブルに記憶させたパリティビットの位置にもとづいて、冗長ビットを計算しています。このため、ROM
を若干多用します。
ピンアウト
ベンチマーク
| 型番 |
Xilinx Spartan 3A (XC3S 200A-5) による Encoder
の実装
|
スライス数
|
ブロックRAM数 |
動作速度 |
| IP-LDPC-ENC-DVBT2S |
239 |
4 |
134 MHz |
| 型番 |
Xilinx Vertex 5
(X5V LX30-3) による Encoder の実装 |
| スライス数
|
ブロックRAM数
|
動作速度 |
| IP-LDPC-ENC-DVBT2S |
126 |
2 |
256 MHz |
データシート
