IP-RS8P32-CCSDS Encoder / Decoder
IP-RS8P ファミリの Reed-Solomon Code Encoder/Decoder IP Core で、消失訂正機能の不要なアプリケーション向けに、アーキテクチャを最適化するとともに、 CCSDS に準拠するための周辺回路を付加したものです。
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アーキテクチャ
IP-RS8P32-CCSDS では、パイプライン＆パラレル処理を採用することで、高速な1シンボル8ビット Reed-Solomon Code Encoder/Decoder IP Core を実現しております。また、消失訂正機能を省略して、回路規模を抑えています。消失訂正機能の不要なアプリケーションには、IP-RS8P32-CCSDS が適しています。
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IP-RS8P32-CCSDS Encoder |
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IP-RS8P32-CCSDS Decoder |
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ピンアウト
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ベンチマーク
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デバイス
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スライス数
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ブロックRAM数
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動作速度
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| Vertex2 XC2V 1000-6 | 320 | 0 | 182 MHz |
| Vertex4 XC4V LX15-12 | 485 | 0 | 323 MHz |
| Vertex5 XC5V LX30-3 | 160 | 0 | 457 MHz |
※データ速度 = 動作速度×(k/n)×8 bps
Xilinx 社 Vertex シリーズにおける IP-RS8P32-CCSDS (Decoder)のコンパイル結果。
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デバイス
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スライス数
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ブロックRAM数
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動作速度
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| Vertex2 XC2V 1000-6 | 3,716 | 2 | 147 MHz |
| Vertex4 XC4V LX15-12 | 3,713 | 2 | 217 MHz |
| Vertex5 XC5V LX30-3 | 1,548 | 1 | 256 MHz |
※データ速度 = 動作速度×(k/n)×8 bps
Altera 社 Cyclone シリーズにおける IP-RS8P32-CCSDS (Encoder)のコンパイル結果。
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デバイス
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LEs
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Memory Bits
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動作速度
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| Cyclone EP1C3T100C6 | 1,028 | 0 | 233 MHz |
| Cyclone II EP2C5T144C6 | 884 | 0 | 272 MHz |
| Cyclone III EP3C5F256C6 | 932 | 0 | 286 MHz |
※データ速度 = 動作速度×(k/n)×8 bps
Altera 社 Stratix における IP-RS8P32-CCSDS (Encoder)のコンパイル結果。
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デバイス
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LEs
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Memory Bits
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動作速度
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| Stratix EP1S10F484C5 | 1,014 | 0 | 260 MHz |
※データ速度 = 動作速度×(k/n)×8 bps
Altera 社 StratixII における IP-RS8P32-CCSDS (Encoder) のコンパイル結果。
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デバイス
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Combinational ALUTs
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Dedicated Logic Registers |
Memory Bits
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動作速度
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| Stratix II EP2S15F484C3 | 503 | 418 | 0 | 288 MHz |
※データ速度 = 動作速度×(k/n)×8 bps
Altera 社 StratixIII, Stratix IV における IP-RS8P32-CCSDS (Encoder) のコンパイル結果。
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デバイス
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Combinational ALUTs
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Memory ALUTs | Dedicated Logic Registers |
Memory Bits
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動作速度
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| Stratix III EP3SL50F484C2 | 544 | 0 | 441 | 0 | 470 MHz |
| Stratix IV EP4SGX70DF29C2X | 547 | 0 | 436 | 0 | 423 MHz |
※データ速度 = 動作速度×(k/n)×8 bps
Altera 社 Cyclone シリーズにおける IP-RS8P32-CCSDS (Decoder) のコンパイル結果.
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デバイス
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LEs
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Memory Bits
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動作速度
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| Cyclone EP1C12Q240C6 | 6,983 | 8,192 | 132 MHz |
| Cyclone II EP2C15AF256C6 | 8,656 | 8,192 | 148 MHz |
| Cyclone III EP3C10F256C6 | 6,718 | 8,192 | 197 MHz |
※データ速度 = 動作速度×(k/n)×8 bps
Altera 社 Stratix における IP-RS8P32-CCSDS (Decoder) のコンパイル結果。
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デバイス
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LEs
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Memory Bits
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動作速度
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| Stratix EP1S10F484C5 | 7,069 | 8,192 | 138 MHz |
※データ速度 = 動作速度×(k/n)×8 bps
Altera 社 StratixII における IP-RS8P32-CCSDS (Decoder) のコンパイル結果。
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デバイス
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Combinational ALUTs
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Dedicated Logic Registers |
Memory Bits
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動作速度
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| Stratix II EP2S15F484C3 | 4,273 | 2,291 | 8,192 | 212 MHz |
※データ速度 = 動作速度×(k/n)×8 bps
Altera 社 StratixIII, Stratix IV における IP-RS8P32-CCSDS (Decoder) のコンパイル結果。
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デバイス
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Combinational ALUTs
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Memory ALUTs | Dedicated Logic Registers |
Memory Bits
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動作速度
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| Stratix III EP3SL50F484C2 | 4,571 | 32 | 2,869 | 6,144 | 288 MHz |
| Stratix IV P4SGX70DF29C2X | 5,140 | 64 | 2,434 | 4,096 | 300 MHz |
※データ速度 = 動作速度×(k/n)×8 bps
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データシート
IP-RS8P32-CCSDS データシート
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| IP-RS8P32-CCSDS のデータシートはこちらからダウンロードできます。詳細については、データシートをご覧ください。 |
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