IP-RS8PcV-(N,K)
IP-RS8PcV-(N,K) は、ブロック長可変なシンボル長 8 bitの Reed-Solomon Code Encoder / Decoder IP Core で、 情報シンボル数および符号シンボル数を可変にする機能を付加するとともに（注：冗長シンボル数は固定されています）、消失訂正機能の不要なアプリケーション向けに、アーキテクチャを最適化したものです。
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アーキテクチャー
IP-RS8PcV-(N,K) では、パイプライン＆パラレル処理を採用することで、高速な1シンボル8ビット Reed-Solomon Code Encoder/Decoder IP Core を実現しております。また、消失訂正機能を省略して、回路規模を抑えています。消失訂正機能の不要なアプリケーションには、IP-RS8PcV-(N,K) が適しています。
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IP-RS8PcV-(N,K) では、符号シンボル系列の長さが Nシンボルで情報シンボル系列の長さが K=N-c シンボルの (N,K) Reed-Solomon Code において、符号シンボル系列の先頭にゼロを詰めることによって、符号シンボル系列長n（および情報シンボル系列長k）を可変にしています。ただし、符号シンボル系列長nと情報シンボル系列長kの差は。常に c で、 c は製品ごとに固定されています。
なお、ゼロを詰める操作は、ゼロ・パディング(Zero-Padding)と呼ばれています。常に連続的に復号化したい場合には、パイプライン処理のタイミングの関係で、パディングできるゼロ・シンボルの個数は、 0 以上 N−EUCLID_STEPS−5 以下に制約されますが、EUCLID_STEPS = 3 × (c+1) ですので、 c が大きくない場合には、それほど大きな制約にはなりません。
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ピンアウト
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ベンチマーク
- Xilinx 社 FPGA による Encoder の実装
| 型番 |
Xilinx Vertex 2 (X2V 1000-6) による |
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スライス数 |
ブロックRAM数 | 動作速度 | |
| IP-RS8P16V-(255,239) | 206 | 0 | 180 MHz |
※データ速度 = 動作速度×(k/n)×8 bps
| 型番 |
Xilinx Vertex 4 (X4V LX15-12) による |
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| スライス数 | ブロックRAM数 | 動作速度 | |
| IP-RS8P16V-(255,239) | 219 | 0 | 305 MHz |
※データ速度 = 動作速度×(k/n)×8 bps
| 型番 |
Xilinx Vertex 5 (X5V LX30-3) による Encoder の実装 |
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| スライス数 | ブロックRAM数 | 動作速度 | |
| IP-RS8P16V-(255,239) | 83 | 0 | 344 MHz |
※データ速度 = 動作速度×(k/n)×8 bps
- Xilinx 社 FPGA による Decoder の実装
| 型番 |
Xilinx Vertex 2 (X2V 1000-6) による |
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| スライス数 | ブロックRAM数 | 動作速度 | |
| IP-RS8P16V-(255,239) | 3,508 | 1 | 112 MHz |
※データ速度 = 動作速度×(k/n)×8 bps
| 型番 |
Xilinx Vertex 4 (X4V LX15-12) による |
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| スライス数 | ブロックRAM数 | 動作速度 | |
| IP-RS8P16V-(255,239) | 3,774 | 1 | 159 MHz |
※データ速度 = 動作速度×(k/n)×8 bps
| 型番 | Xilinx Vertex 5 (X5V LX30-3) による Decoder の実装 |
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| スライス数 | ブロックRAM数 | 動作速度 | |
| IP-RS8P16V-(255,239) | 1,155 | 1 | 244 MHz |
※データ速度 = 動作速度×(k/n)×8 bps
- Altera 社 FPGA による Encoder の実装
| 型番 | Altera Cyclone II (EP2C5-6) による Encoder の実装 |
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| LEs | Memory Bits | 動作速度 | ||
| IP-RS8P16V-(255,239) | 285 | 0 | 178 MHz | |
※データ速度 = 動作速度×(k/n)×8 bps
| 型番 | Altera Cyclone III (EP3C10-6) による Encoder の実装 |
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| LEs | Memory Bits | 動作速度 | ||
| IP-RS8P16V-(255,239) | 285 | 0 | 181 MHz | |
※データ速度 = 動作速度×(k/n)×8 bps
| 型番 | Altera Stratix II (EP2S15-3) による Encoder の実装 |
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| ALUTs | Registers | Memory Bits | 動作速度 | |
| IP-RS8P16V-(255,239) | 241 | 161 | 0 | 246 MHz |
※データ速度 = 動作速度×(k/n)×8 bps
| 型番 | Altera Stratix III (EP3SE50-2) による Encoder の実装 |
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| ALUTs | Registers | Memory Bits | 動作速度 | |
| IP-RS8P16V-(255,239) | 235 | 163 | 0 | 301 MHz |
※データ速度 = 動作速度×(k/n)×8 bps
- Altera 社 FPGA による Decoder の実装
| 型番 | Altera Cyclone II (EP2C15A-6)による Decoder の実装 |
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| LEs | Memory Bits | 動作速度 | ||
| IP-RS8P16V-(255,239) | 5,286 | 6,144 | 114 MHz | |
※データ速度 = 動作速度×(k/n)×8 bps
| 型番 | Altera Cyclone III (EP3C10-6) による Decoder の実装 |
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| LEs | Memory Bits | 動作速度 | ||
| IP-RS8P16V-(255,239) | 5,266 | 6,144 | 121 MHz | |
※データ速度 = 動作速度×(k/n)×8 bps
| 型番 | Altera Stratix II (EP2S15-3) による Decoder の実装 |
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| ALUTs | Registers | Memory Bits | 動作速度 | |
| IP-RS8P16V-(255,239) | 3,087 | 1,294 | 6,144 | 183 MHz |
※データ速度 = 動作速度×(k/n)×8 bps
| 型番 | Altera Stratix III (EP3SE50-2) による Decoder の実装 |
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| ALUTs | Registers | Memory Bits | 動作速度 | |
| IP-RS8P16V-(255,239) | 3,086 | 1,294 | 6,144 | 228 MHz |
※データ速度 = 動作速度×(k/n)×8 bps
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仕様
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商品名 （英商品名） |
リードソロモン符号 符号器/復号器 ＩＰコア （Reed-Solomon Code Encoder/Decoder IP Core） |
| 商品コード （型番） |
IP-RS8PcV-(N,K)： 消失訂正機能なし ※ N, K, c の値は注文時指定 |
| 仕様 |
・配布形態： VHDL ソースコード ・１シンボル： 8bit ・内部アーキテクチャ： パラレル＆パイプライン ・ガロア体の生成多項式： 注文時に指定 ・符号の生成多項式： 注文時に指定 ・最大の符号シンボル数 N： 注文時に指定 ・最大の情報シンボル数 K： 注文時に指定 ・符号シンボル数 n： 可変 （ただし, n-k = N-K ） ・情報シンボル数 k： 可変 （ただし, n-k = N-K ） ・検査シンボル数 c： (c=n-k=N-K) 注文時に指定 |
| 構成 | ・IPコア設定シート ・ユーザーズ・マニュアル ・使用許諾契約書 ・VHDLソースコードとテストベンチを収録した媒体 |
| 媒体 | CD-R |
| 使用条件 | 標準のライセンス契約では、１品種の装置に限定して、実装された回路を、任意数量使用できます。他のライセンス契約については、お問い合わせください。 |
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データシート
IP-RS8PcV-(n,k) データシート
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| IP-RS8PcV-(n,k) のデータシートはこちらからダウンロードできます。詳細については、データシートをご覧ください。 |
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