IP-T1-CYCLIC Encoder / Decoder
Hamming 符号やBCH符号などの巡回符号は、様々な通信装置や記憶装置で使われている誤り訂正符号です。弊社のIP-T1-CYCLYC1Pは、t=1-bit エラー訂正可能な、バイナリ（シンボル長が1-bit）の巡回符号の符号器/復号器で、VHDLソースコードの generic パラメータを指定することで、Hamming 符号や BCH符号を始めとする任意の t=1-bit エラー訂正巡回符号に対応できます。
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アーキテクチャ
IP-T1-CYCLIC では、復号法として Meggitt 法を採用することで、回路規模を抑えています。
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ピンアウト
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ベンチマーク
- Xilinx 社 FPGA による Encoder の実装
| ( 符号長 n, 情報長 k ) |
Xilinx Spartan 3A (XC3S 200A-5) による |
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| スライス数 |
ブロックRAM数 | 動作速度 | |
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( 7, 4 )
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10 | 0 | 304 MHz |
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( 31, 26 )
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17 | 0 | 270 MHz |
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( 255, 247 )
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17 | 0 | 257 MHz |
※データ速度 = 動作速度×(k/n)×8 bps
| ( 符号長 n, 情報長 k ) | Xilinx Vertex 5
(X5V LX30-3) による Encoder の実装 |
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| スライス数 | ブロックRAM数 | 動作速度 | |
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( 7, 4 )
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13 | 0 | 689 MHz |
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( 31, 26 )
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13 | 0 | 593 MHz |
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( 255, 247 )
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18 | 0 | 515 MHz |
※データ速度 = 動作速度×(k/n)×8 bps
- Xilinx 社 FPGA による Decoder の実装
| ( 符号長 n, 情報長 k ) |
Xilinx Spartan 3A (XC3S 200A-5) による |
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| スライス数 | ブロックRAM数 | 動作速度 | |
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( 7, 4 )
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22 | 0 | 290 MHz |
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( 31, 26 )
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44 | 0 | 256 MHz |
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( 255, 247 )
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151 | 0 | 213 MHz |
※データ速度 = 動作速度×(k/n)×8 bps
| ( 符号長 n, 情報長 k ) | Xilinx Vertex 5
(X5V LX30-3) による Decoder の実装 |
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| スライス数 | ブロックRAM数 | 動作速度 | |
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( 7, 4 )
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29 | 0 | 506 MHz |
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( 31, 26 )
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32 | 0 | 506 MHz |
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( 255, 247 )
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60 | 0 | 449 MHz |
※データ速度 = 動作速度×(k/n)×8 bps
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データシート
IP-T1-CYCLIC データシート
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| IP-T1-CYCLIC のデータシートはこちらからダウンロードできます。詳細については、データシートをご覧ください。 |
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