IP-V: Viterbi IP Cores Family

ヴィタビ・デコーダ（Viterbi Decoder）は、 CS放送、ディジタルBS、ディジタル地上波TVをはじめとする様々な通信装置で使われている、畳み込み符号用の誤り訂正復号装置です。

Viterbi Decoder は、最尤パスを探索するのに大規模な回路を必要とします。このため、理論的に最適な Viterbi Decoder を、小規模かつ高速な回路で実現することは困難でした。 すなわち、『符号化利得の大きさ』と『データ速度の速さ』と『回路規模の小ささ』を同時に満足することは困難でした。このため、一口に Viterbi Decoder と言っても、メーカーによって特性が微妙に異なっており、Viterbi Decoder によっては、データ速度を高速化するために符号化利得を約 0.2 dB 犠牲にしていたり、符号化利得を改善するために回路規模の大きなオプション回路を必要とします。

弊社では、 新しい最尤パス探索アルゴリズムを採用することによって、『符号化利得の大きさ』と『データ速度の速さ』と『回路規模の小ささ』を同時に満足することを可能にしました。 また、Path Memory 方式の Viterbi Decoder だけでなく、レガシーなシステムに適した Register Excahnging 方式の Viterbi Decoder も用意しております。このため、FPGAによる試作から ASICによる製品化までのスムーズな移行が可能です。

ファミリー一覧

多くの国際標準では、 R=1/2 Convolutional Code および、それに対応する Viterbi 復号器が規格化されています。IP-V-P シリーズは、アーキテクチャとしてパラレル処理を採用した高速なViterbi Decoder IP Core です。

Viterbi 復号器の用途は、多岐にわたります。また、通信方式の違いによって、異なるアーキテクチャが要求されます。ML-LABOでは、Register Exchanging 方式と Path Memory 方式の２種類の Viterbi 復号器を用意し、それぞれパフォーマンスを最適化しております。

• IP-V-P(R): Register Exchanging 方式
• IP-V-P(M): Path Memory 方式

Register Exchanging 方式の Viterbi 復号器は、FPGA で実装した場合、ロジックを大量に消費しますが、レイテンシーが小さく済むので, 同期の確立がクリティカルなアプリケーションに適しています。Path Memory 方式 の Viterbi 復号器は、レイテンシーが大きいですが、 ロジックの消費が少なく済むので、FPGA による実装に適しています。

• k, L の値は注文時にご指定ください。
• L の推奨値のうち、48 は、 R=1/2の場合の推奨値で、96 は、パンクチャリングによって符号化率を 7/8 にした場合の推奨値です。
• IP-V-P(M) については、パスメモリ L はほぼ自由に選択できます。
• パスメモリ長は、必要以上に大きくする必要はありません。他社製の Viterbi Decoder には、もっと大きなパスメモリ長を必要とするものもありますが、本製品は、推奨値の48〜96で、ほぼ理論的な限界を達成します。]

共通仕様

IP-V Viterbi IP Cores Family

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