IP-V: Viterbi IP Core Optionsヴィタビ・デコーダ（Viterbi
Decoder）は, CS放送, ディジタルBS, ディジタル地上波TVをはじめとする様々な通信装置で使われている, 畳み込み符号用の誤り訂正復号装置です.
Viterbi Decoder は, 最尤パスを探索するのに大規模な回路を必要とします.
このため, 理論的に最適な Viterbi Decoder を, 小規模かつ高速な回路で実現することは困難でした. すなわち, 『符号化利得の大きさ』と『データ速度の速さ』と『回路規模の小ささ』を同時に満足することは困難でした.
このため, 一口に Viterbi Decoder と言っても, メーカーによって特性が微妙に異なっており, Viterbi Decoder によっては,
データ速度を高速化するために符号化利得を約 0.2 dB 犠牲にしていたり, 符号化利得を改善するために回路規模の大きなオプション回路を必要とします. 弊社では,
新しい最尤パス探索アルゴリズムを採用することによって, 『符号化利得の大きさ』と『データ速度の速さ』と『回路規模の小ささ』を同時に満足することを可能にしました.
また, Path Memory 方式の Viterbi Decoder だけでなく, レガシーなシステムに適した Register Excahnging 方式の
Viterbi Decoder も用意しております. このため, FPGAによる試作から ASICによる製品化までのスムーズな移行が可能です. |
