IP-V-P(R) 1/2 Viterbi Decoder (Register Exchanging Architecture)ヴィタビ・デコーダ（Viterbi
Decoder）は、CS放送、ディジタルBS、ディジタル地上波TVをはじめとする様々な通信装置で使われている、畳み込み符号用の誤り訂正復号装置です。Viterbi
Decoder は、最尤パスを探索するのに大規模な回路を必要とします。このため、小規模な回路で高速な Viterbi Decoder を実現することは困難でした。
本製品IP-V-P(R) は、Register Exchanging 方式のR = 1/2ヴィタビ・デコーダ(Viterbi Decoder)のIPコアで、新しい最尤パス探索アルゴリズムによって、小規模な回路で、「速度」と「符号化利得」を両立することを可能にしております。また、FPGA
アーキテクチャに依存しないで高速化しておりますので、FPGAによる試作から ASICによる製品化までのスムーズな移行が可能です。 | 
