IP-V-P(R) 1/2 Viterbi Decoder (Register Exchanging Architecture)
ヴィタビ・デコーダ（Viterbi Decoder）は、 CS放送、ディジタルBS、ディジタル地上波TVをはじめとする様々な通信装置で使われている、畳み込み符号用の誤り訂正復号装置です。 Viterbi Decoder は、最尤パスを探索するのに大規模な回路を必要とします。 このため、小規模な回路で高速な Viterbi Decoder を実現することは困難でした。 本製品IP-V-P(R) は、Register Exchanging 方式の R = 1/2ヴィタビ・デコーダ(Viterbi Decoder) のIPコアで、 新しい最尤パス探索アルゴリズムによって、 小規模な回路で、「速度」と「符号化利得」を両立することを可能にしております。 また、FPGA アーキテクチャに依存しないで高速化しておりますので、FPGAによる試作からASICによる製品化までのスムーズな移行が可能です。
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アーキテクチャ
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ピンアウト
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ベンチマーク
Xilinx 社 Vertex シリーズにおけるコンパイル結果、拘束長 K=7、軟判定=3-biｔ、パスメモリ長=48-bit、 復号後のエラーレート BER = 10-5 の条件で、符号化利得 Eb/N0 = 5.2dB を達成するように、 その他の設計パラメータを選択した場合。
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デバイス
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スライス数
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ブロックRAM数
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動作速度
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| Vertex2 XC2V 1000-6 | 3,229 | 0 | 102 MHz |
| Vertex4 XC4V LX15-12 | 3,820 | 0 | 153 MHz |
| Vertex5 XC5V LX30-3 | 1,813 | 0 | 200 MHz |
Altera 社 Cyclone シリーズにおけるコンパイル結果、拘束長 K=7、
軟判定=3-biｔ、パスメモリ長=48-bit、
復号後のエラーレート BER = 10-5 の条件で、符号化利得 Eb/N0 = 5.2dB を達成するように、
その他の設計パラメータを選択した場合。
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デバイス
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LEs
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Memory Bits
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動作速度
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| Cyclone EP1C6T144C6 | 5,018 | 0 | 96 MHz |
| Cyclone II EP2C8T144C6 | 5,619 | 0 | 113 MHz |
| Cyclone III EP3C10F256C6 | 5,753 | 0 | 123 MHz |
Altera 社 Stratixにおけるコンパイル結果、拘束長 K=7、軟判定=3-biｔ、
パスメモリ長=48-bit、
復号後のエラーレート BER = 10-5 の条件で、符号化利得 Eb/N0 = 5.2dB を達成するように、
その他の設計パラメータを選択した場合。
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デバイス
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LEs
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Memory Bits
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動作速度
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| Stratix EP1S10F484C5 | 5,022 | 0 | 99 MHz |
Altera 社 StratixII におけるコンパイル結果、拘束長 K=7、
軟判定=3-biｔ、パスメモリ長=48-bit、
復号後のエラーレート BER = 10-5 の条件で、符号化利得 Eb/N0 = 5.2dB を達成するように、
その他の設計パラメータを選択した場合。
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デバイス
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Combinational ALUTs
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Dedicated Logic Registers |
Memory Bits
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動作速度
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| Stratix II EP2S15F484C3 | 4,750 | 3,320 | 0 | 152 MHz |
Altera 社 StratixIII におけるコンパイル結果、拘束長 K=7、
軟判定=3-biｔ、パスメモリ長=48-bit、
復号後のエラーレート BER = 10-5 の条件で、符号化利得 Eb/N0 = 5.2dB を達成するように、
その他の設計パラメータを選択した場合。
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デバイス
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Combinational ALUTs
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Memory ALUTs | Dedicated Logic Registers |
Memory Bits
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動作速度
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| Stratix III EP3SL50F484C2 | 4,606 | 0 | 3,324 | 0 | 225 MHz |
Xilinx 社 Vertex シリーズにおけるコンパイル結果、拘束長 K=7、
軟判定=3-biｔ、パスメモリ長=96-bit、
復号後のエラーレート BER = 10-5 の条件で、符号化利得 Eb/N0 = 5.2dB を達成するように、
その他の設計パラメータを選択した場合。
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デバイス
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スライス数
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ブロックRAM数
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動作速度
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| Vertex2 XC2V 1000-6 | 0 | 102 MHz | |
| Vertex4 XC4V LX15-12 | 0 | 153 MHz | |
| Vertex5 XC5V LX30-3 | 0 | 200 MHz |
Altera 社 Cyclone シリーズにおけるコンパイル結果、拘束長 K=7、軟判定=3-biｔ、 パスメモリ長=96-bit、 復号後のエラーレート BER = 10-5 の条件で、符号化利得 Eb/N0 = 5.2dB を達成するように、 その他の設計パラメータを選択した場合。
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デバイス
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LEs
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Memory Bits
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動作速度
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| Cyclone EP1C12Q240C6 | 8,097 | 0 | 96 MHz |
| Cyclone II EP2C15AF256C6 | 8,695 | 0 | 117 MHz |
| Cyclone III EP3C16F256C6 | 8,773 | 0 | 133 MHz |
Altera 社 Stratixにおけるコンパイル結果、拘束長 K=7、軟判定=3-biｔ、
パスメモリ=96-bit、
復号後のエラーレート BER = 10-5 の条件で、符号化利得 Eb/N0 = 5.2dB を達成するように、
その他の設計パラメータを選択した場合。
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デバイス
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LEs
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Memory Bits
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動作速度
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| Stratix EP1S10F484C5 | 8,083 | 0 | 99 MHz |
Altera 社 StratixII におけるコンパイル結果、拘束長 K=7、
軟判定=3-biｔ、パスメモリ長=96-bit、
復号後のエラーレート BER = 10-5 の条件で、符号化利得 Eb/N0 = 5.2dB を達成するように、
その他の設計パラメータを選択した場合。
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デバイス
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Combinational ALUTs
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Dedicated Logic Registers |
Memory Bits
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動作速度
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| Stratix II EP2S15F484C3 | 7,795 | 6,408 | 0 | 145 MHz |
Altera 社 StratixIII におけるコンパイル結果、拘束長 K=7、
軟判定=3-biｔ、パスメモリ長=96-bit、
復号後のエラーレート BER = 10-5 の条件で、符号化利得 Eb/N0 = 5.2dB を達成するように、
その他の設計パラメータを選択した場合。
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デバイス
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Combinational ALUTs
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Memory ALUTs | Dedicated Logic Registers |
Memory Bits
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動作速度
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| Stratix III EP3SL50F484C2 | 8,070 | 0 | 6,405 | 0 | 219 MHz |
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データシート
IP-V-P(R) データシート
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| IP-V-P(R) のデータシートはこちらからダウンロードできます。詳細については、データシートをご覧ください。 |
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