• IP-RS8Pファミリー (8bits/symbol)
  並列＆パイプライン処理を多用した Reed-Solomon Code Encoer/Decoder の IP コアで, FPGA から ASIC への移行が容易なスタンダード・タイプです.
  
  
  • IP-RS8Pc-(n,k): 消失訂正機能なし
  • IP-RS8PcE-(n,k): 消失訂正機能あり
  • IP-RS8Pc-(n,k)-SHORT: 消失訂正機能なし, 小さなnに最適化
  • IP-RS8PcE-(n,k)-SHORT: 消失訂正機能あり, 小さなnに最適化
    
    
• IP-RS8P CCSDS ファミリー (8bits/symbol)
  国際標準で規格化されている Reed-Solomon Code Encoder/Decoder の大部分は, 設計パラメータをあわせるだけで対応できますが, 規格によっては, 特殊な周辺回路を付加することも必要になります. ML-LABO では, そういった特殊な規格に準拠する Reed-Solomon Code Encoder/Decoder も用意しております.
  
  
  • IP-RS8P32-CCSDS: CCSDS準拠, 消失訂正機能なし
  • IP-RS8P32E-CCSDS: CCSDS準拠, 消失訂正機能あり
  • IP-RS8P-INT-CCSDS: CCSDS 準拠インターリーバ
    
    
• IP-RS8PcV-(N,K) (8bits/symbol)
  ブロック長を可変にできる Reed-Solomon Code Encode/Decoder の IP コアです. 符号シンボル数 n と情報シンボル数 k を, n_c < n < N, n_c-c < k < K, n-k=c の範囲で, 自由に変化させられます. ここで, n_c は c によって決まる値です. 
  
  
• IP-RS8Hc-(n,k) (8bits/symbol)
  FPGA 用に, ブロックRAMを多用したアーキテクチャを採用した Encoder/Decoder です.
  
  
• その他
  8bits/symbol 以外のシンボル長の符号や, Shortened 符号, Extended 符号にも対応可能です. 仕様によっては, 請負開発で対応させて頂くこともありますが, 広く使われる見込みのある標準方式の場合には, 新製品としてラインナップし, 標準ライセンスで対応させて頂きます.

• IP-BCH1P ファミリー (1bit/symbol)
  並列＆パイプライン処理を多用した BCH Code Encoer/Decoder のIPコアで, FPGA から ASIC への移行が容易なスタンダード・タイプです.
  
  
  • IP-BCH1Pc-(n,k): 消失訂正機能なし
  • IP-BCH1PcE-(n, k): 消失訂正機能あり
  • IP-BCH1Pc-(n,k)-SHORT: 消失訂正機能なし, 小さなnに最適化
  • IP-BCH1PcE-(n,k)-SHORT: 消失訂正機能あり, 小さなnに最適化
    
    
• IP-BCH1PcV-(N,K) (1bit/symbol)
  ブロック長を可変に できる Encoder/Decoder です. 符号ビット 数 n と情報ビット数 k を, n_c < n < N, n_c-c < k < K, n-k=c の範囲で, 自由に変化させられます. ここで, n_c は c によって決まる値です.
  
  
• IP-BCH1P-ENC-DVBT2N: DVB-T2準拠BCH Code Encoder (Normal FECFRAME用)
  
• IP-BCH1P-ENC-DVBT2S: DVB-T2準拠BCH Code Encoder (Short FECFRAME用)
  
  
• IP-BCH1P-DEC-DVBT2N: DVB-T2準拠BCH Code Decoder (Normal FECFRAME用)
  復号器内部でガロア体 GF(2¹⁶) の演算を行うので, パイプライン方式の乗算器を搭載しています.
  
  
• IP-BCH1P-DEC-DVBT2S: DVB-T2準拠BCH Code Decoder (Short FECFRAME用)
  復号器内部でガロア体 GF(2¹⁴) の演算を行うので, パイプライン方式の乗算器を搭載しています.
  
  
• その他
  1bit/symbol 以外のシンボル長の符号や, Shortened 符号, Extended 符号にも対応可能です. ブロック長の大きな BCH 符号にも対応可能です. 仕様によっては, 請負開発で対応させて頂くこともありますが, 広く使われる見込みのある標準方式の場合には, 新製品としてラインナップし, 標準ライセンスで対応させて頂きます.

• IP-T1-CYCLIC1P
  1-bit エラー訂正巡回符号の符号器/復号器です. VHDL 記述の generic に符号のパラメータを設定することで, 任意の 1-bit エラー訂正巡回符号の符号器/復号器が実現できます. 具体的には, Hamming Code (ハミング符号) の Encoer/Decoder や 1-bit エラー訂正 BCH Code の Encoer/Decoder が実現できます.

• IP-V ファミリー
  並列＆パイプライン処理を多用した R=1/2 Viterbi Decoder で, FPGA から ASIC への移行が容易なスタンダード・タイプです.
  
  
  • IP-V-P(R): R=1/2 Viterbi Decoder(Register Exchanging 方式)
    Register Exchanging 方式の Viterbi Decoder です. レイテンシーの大きさがクリティカルなアプリケーションには, この方式が適しています.
    
    
  • IP-V-P(M): R=1/2 Viterbi Decoder (Path Memory 方式)
    Path Memory 方式の Viterbi Decoder です. FPGA で実装する場合や, レイテンシーを大きくしても構わないアプリケーションには, この方式が適しています.
    
    
• IP-V オプション
  IP-V ファミリー R=1/2 Viterbi Decoder のオプションです. 国際標準で規格化されている Viterbi 復号器の大部分は, IP-V ファミリー R=1/2 Viterbi Decoder にこれらのオプションを付加することで実現できます.
  
  
• IP-V-ENC: Convolutional Code Encoder
  R=1/2 Convolutiona Code の Encoder です.
  
  
• IP-V-BER: Channel Bit Error Rate Monitor
  ビット誤り率をモニターするための回路です. R=1/2 Viterbi Decoder と組み合わせて使用します.
  
  
• IP-V-SYNC: Syncronization Monitor
  非同期式の通信方式において, パンクチャや復調器の同期を確立するのに使用します. R=1/2 Viterbi Decoder と組み合わせて使用します.
  
  
• IP-V-PUNC: Puncture
  パンクチャです. R=1/2 Convolutiona Code Encoder と組み合わせて, 符号化率を R=1/2 よりも大きくするのに使用します.
  
  
• IP-V-DEPUNC: Depuncture
  デパンクチャです. R=1/2 Convolutiona Code Encoder から出力されたパンクチャ符号から情報を復元するために, R=1/2 Viterbi Decoder と組み合わせて使用します.
  
  
• IP-V-BQPSK-IF: BPSK,QPSK,OQPSK 変復調 IF
  BPSK, QPSK, OQPSK 変調器/復調器のセットです.
  
  
• IP-V-8PSK-IF: 8PSK 変復調 IF
  8PSK 変調器/復調器のセットです.
  
  
• IP-V-16PSK-IF: 16PSK 変復調 IF
  16PSK 変調器/復調器のセットです.
  
  
• IP-V-16QAM-IF: 16QAM 変復調 IF
  16QAM 変調器/復調器のセットです.
  
  
• IP-V-SCR-IESS308: スクランブラ
  IESS308 に対応したスクランブラ/デスクランブラのセットです.
  
  
• その他
  R=1/2 以外の Convolutional Code / Viterbi Decoder や tail-biting にも対応可能です. 仕様によっては, 請負開発で対応させて頂くこともありますが, 広く使われる見込みのある標準方式の場合には, 新製品としてラインナップし, 標準ライセンスで対応させて頂きます.

• IP-TC-ENC-CCSDS: CCSDS準拠 Turbo Code Encoder
• IP-TC-ENC-ETSI: ETSI準拠 Turbo Code Encoder

• IP-TC-DEC-CCSDS: CCSDS準拠 Turbo Code Decoder
• IP-TC-DEC-ETSI: ETSI準拠 Turbo Code Decoder

• IP-LDPC-ENC-DVBT2N: DVB-T2 準拠 LDPC Encoder (Normal FECFRAME用)
• IP-LDPC-ENC-DVBT2S: DVB-T2 準拠 LDPC Encoder (Short FECFRAME用)

• IP-DES P ファミリー 
  並列＆パイプライン処理を採用した DES の IPコアで, １つのコアで暗号化と平文化を切り替えて処理します. FPGA から ASIC への移行が容易なスタンダード・タイプです. FPGA用には特化していませんが, FPGA でも良好なパフォーマンスが得られます.
  
  
  • IP-DES-EP: ECB Mode Engine
  • IP-DES-64P: Engine with 64-bit I/O, Supports All Operation Modes
    
    
• IP-DES S ファミリー 
  シリアル処理を採用した DES の IPコアで, １つのコアで暗号化と平文化を切り替えて処理します. シリアルに処理するので, 処理速度は速くないですが, FPGA でコンパクトに実装することが可能です.
  
  
  • IP-DES-ES: ECB Mode Engine
  • IP-DES-8S: Engine with 8-bit I/O, Supports All Operation Mode

• IP-TDES P ファミリー 
  並列＆パイプライン処理を採用した TripleｰDES の IPコアで, １つのコアで暗号化と平文化を切り替えて処理します. FPGA から ASIC への移行が容易なスタンダード・タイプです. FPGA用には特化していませんが, FPGA でも良好なパフォーマンスが得られます.
  
  
  • IP-TDES-EP: ECB Mode Engine 
  • IP-TDES-64P: Engine with 8-bit I/O, Supports All Operation Modes

• IP-AES P ファミリー 
  並列＆パイプライン処理を採用した AES の IPコアで, １つのコアで暗号化と平文化を切り替えて処理します. FPGA から ASIC への移行が容易なスタンダード・タイプです. FPGA用には特化していませんが, FPGA でも良好なパフォーマンスが得られます.
  
  
  • IP-AES-EP: ECB Mode Engine 
  • IP-AES-128P: Engine with 128-bit I/O, Supports All Operation Modes
    
    
• IP-AES S ファミリー 
  シリアル処理を採用した AES の IPコアで, １つのコアで暗号化と平文化を切り替えて処理します. シリアルに処理するので, 処理速度は速くないですが, FPGA でコンパクトに実装することが可能です.
  
  
  • IP-AES-ES: ECB Mode Engine 
  • IP-AES-8S: Engine with 8-bit I/O, Supports All Operation Mode

• Hash Function P ファミリー
  並列＆パイプライン処理を採用した Hash Function の IPコアで, FPGA から ASIC への移行が容易なスタンダード・タイプです. FPGA用には特化していませんが, FPGA でも良好なパフォーマンスが得られます.
  
  
  • IP-MD5: MD5 Hash Function
  • IP-SHA1: SHA-1 Hash Function
  • IP-SHA2-32: SHA-2 Hash Function (32bit)
  • IP-SHA2-64: SHA-2 Hash Function (64bit)
  • IP-SHA224: SHA-224 Hash Function

• IP-BuildGF
  ガロア体 GF(2^m) の演算器の HDL 記述を自動生成するためのツールです. ガロア体 GF(2^m) の生成多項式と原始元を指定すると, ガロア体 GF(2^m) の演算器の HDL 記述とテストベンチを自動生成します. VHDL と Verilog の両方に対応しています. 弊社の IP-RSファミリーや IP-AES ファミリーで使用されているガロア体 GF(2^m) の演算器は, このツールで生成されるものと等価です.
  

BuildGF (GUI 版)の入力フォーム

必要事項記入の上、弊社指定の注文書を FAX にてお送りください。 商品の性格上、ご購入数量によらず定価で販売しております。あしからずご了承ください。 なお、お見積書の必要なお客様は、お客様の電話番号・ＦＡＸ番号・郵便番号・住所・所属・氏名・送付方法（FAX・郵送）およびご希望の商品名・型番・数量をご明記の上、ＦＡＸ あるいは Ｅ-Ｍａｉｌにて弊社までご連絡下さい。

※ 法人・官公庁・教育機関等のお客様で、所定の書類（見積書など）の必要な方は、ご連絡ください。また、お支払い方法等お取引条件も別途対応させていただきますのでご相談下さい。

　　　　〒228-0803 神奈川県 相模原市 相模大野3-1-12 　　
　　　　株式会社 機械学習研究所
　　　　TEL: 042-705-0377
　　　　FAX: 042-705-0378

　　　　E-Mail: ipcore@ML-LABO.com

ご注文日より１週間以内に、下記口座に電信扱いにてお振込ください。 振込手数料はお客様負担となります。 ご注文日から１週間以内にご入金が確認できない場合は、弊社よりお客様へ確認のご連絡をさせていただきます。 予めご了承ください。商品の性格上、原則として、代金先払いでお願いいたしますが、 官公庁・教育機関等のお客様で、後払いしかできない方については、ご相談ください。

弊社では, 次のような社内ツールを使用しています.

• C++ 離散数学ライブラリ： このライブラリを使用すると, Reed-Solomon 符号の符号器/復号器が次のように簡単に記述できます. これによって, C++ で記述された「IPコアの上位モデル（抽象モデル）」を効率的に開発することができます.

  例： Reed -Solomon符号-符号器/復号器のC++コード

• C++ RT Model ライブラリ： このライブラリを使用すると, VHDL 記述と等価なRTLモデルを C++で簡単に記述することができます. これによって, C++ で記述された「IPコアのRTLモデル」と「IPコアの上位モデル」を徹底的に比較検証することを可能にしています.

それ以外にも, VHDL 記述を「C++ で記述されたIPコアのRTLモデル」に変換するツールなども使用して, 効率化を行っております.

システムに合わせて（非標準の）誤り訂正符号を最適化して欲しいのですが、符号の設計費用はIPコアの価格に含まれていますか？

含まれていません. お客様が符号を設計されて, IPコア出荷時にその符号のパラメータを設定するのであれば, パラメータにもよりますが通常は, 無償で対応できます. しかし, お客様のシステムに合わせて（非標準の）誤り訂正符号を設計することは, 工数のかかる作業になりますので, 有償のコンサルティングとして お引き受けしております. お客様のシステムに合わせて, 適切な(標準の)誤り訂正符号を選定することも, 工数のかかる作業になりますので, 有償のコンサルティングとして お引き受けしております.