IPコア製品概要
弊社では、誤り訂正関連のIPコア(IP Core)を初めとする特殊なIPコア製品を超低価格にてご提供しております。しかも、弊社のIPコアは、回路のVHDL ソースコードがお客様に公開されるVHDL IPコアで、1品種の装置に限定して任意の数量の装置に搭載することができます。弊社では、蓄積された誤り訂正技術と、C++離散数学ライブラリなどの開発ツールによって、信頼性の高いIPコ アを低価格でご提供することを可能にしております。
IPコア製品一覧
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IP-RS8Pファミリー(8bits/symbol)
並列&パイプライン処理を多用した Reed-Solomon Code Encoer/Decoder のIPコアで、FPGAからASICへの移行が容易なスタンダード・タイプです。 - IP-RS8P CCSDS ファミリー (8bits/symbol)
国際標準で規格化されている Reed-Solomon Code Encoder/Decoder の大部分は、設計パラメータをあわせるだけで対応できますが、規格によっては、特殊な周辺回路を付加することも必要になります。ML-LABO では、そういった特殊な規格に準拠する Reed-Solomon Code Encoder/Decoder も用意しております。 - IP-RS8PcV-(N,K) (8bits/symbol)
ブロック長を可変にできる Reed-Solomon Code Encode/Decoder の IP コアです。符号シンボル数 n と情報シンボル数 k を、nc < n < N, nc-c < k < K, n-k=c の範囲で、自由に変化させられます。 ここで、 nc は c によって決まる値です。 - IP-RS8Hc-(n,k) (8bits/symbol)
FPGA 用に、ブロックRAMを多用したアーキテクチャを採用した Encoder/Decoder です。 - その他
8bits/symbol 以外のシンボル長の符号や、 Shortened 符号、 Extended 符号にも対応可能です。 仕様によっては、請負開発で対応させて頂くこともありますが、広く使われる見込みのある標準方式の場合には、新製品としてラインナップし、標準ライセンスで対応させて頂きます。
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IP-BCH1P ファミリー (1bit/symbol)
並列&パイプライン処理を多用した BCH Code Encoer/Decoder のIPコアで、FPGA から ASIC への移行が容易なスタンダード・タイプです。 - IP-BCH1PcV-(N,K) (1bit/symbol)
ブロック長を可変にできる Encoder/Decoder です。符号ビット 数 n と情報ビット数 k を、 nc < n < N、 nc-c < k < K、 n-k=c の範囲で、自由に変化させられます。ここで、 nc は c によって決まる値です。 - IP-BCH1P-ENC-DVBT2N: DVB-T2準拠BCH Code Encoder (Normal FECFRAME用)
- IP-BCH1P-ENC-DVBT2S: DVB-T2準拠BCH Code Encoder (Short FECFRAME用)
- IP-BCH1P-DEC-DVBT2N:
DVB-T2準拠BCH Code Decoder (Normal FECFRAME用)
復号器内部でガロア体 GF(216)の演算を行うので、パイプライン方式の乗算器を搭載しています。 - IP-BCH1P-DEC-DVBT2S:
DVB-T2準拠BCH Code Decoder (Short FECFRAME用)
復号器内部でガロア体 GF(214) の演算を行うので、パイプライン方式の乗算器を搭載しています。 - その他
1bit/symbol 以外のシンボル長の符号や、Shortened 符号、Extended 符号にも対応可能です。ブロック長の大きな BCH 符号にも対応可能です。 仕様によっては、請負開発で対応させて頂くこともありますが、広く使われる見込みのある標準方式の場合には、新製品としてラインナップし、標準ライセンスで対応させて頂きます。
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IP-T1-CYCLIC1P
1-bit エラー訂正巡回符号の符号器/復号器です、 VHDL 記述の generic に符号のパラメータを設定することで、任意の 1-bit エラー訂正巡回符号の符号器/復号器が実現できます。具体的には、Hamming Code (ハミング符号) の Encoer/Decoder や 1-bit エラー訂正 BCH Code の Encoer/Decoder が実現できます。
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IP-V ファミリー
並列&パイプライン処理を多用した R=1/2 Viterbi Decoder で、FPGA から ASIC への移行が容易なスタンダード・タイプです。-
IP-V-P(R):R=1/2 Viterbi Decoder(Register Exchanging 方式)
Register Exchanging 方式の Viterbi Decoder です。レイテンシーの大きさがクリティカルなアプリケーションには、この方式が適しています。 -
IP-V-P(M):R=1/2 Viterbi Decoder (Path Memory 方式)
Path Memory 方式の Viterbi Decoder です。FPGA で実装する場合や、レイテンシーを大きくしても構わないアプリケーションには, この方式が適しています。
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IP-V-P(R):R=1/2 Viterbi Decoder(Register Exchanging 方式)
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IP-V オプション
IP-V ファミリー R=1/2 Viterbi Decoder のオプションです。国際標準で規格化されている Viterbi 復号器の大部分は、IP-V ファミリー R=1/2 Viterbi Decoder にこれらのオプションを付加することで実現できます。-
IP-V-ENC: Convolutional Code Encoder
R=1/2 Convolutiona Code の Encoder です。 -
IP-V-BER: Channel Bit Error Rate Monitor
ビット誤り率をモニターするための回路です。R=1/2 Viterbi Decoder と組み合わせて使用します。 -
IP-V-SYNC: Syncronization Monitor
非同期式の通信方式において、パンクチャや復調器の同期を確立するのに使用します。R=1/2 Viterbi Decoder と組み合わせて使用します。 -
IP-V-PUNC: Puncture
パンクチャです。 R=1/2 Convolutiona Code Encoder と組み合わせて、符号化率を R=1/2 よりも大きくするのに使用します。 -
IP-V-DEPUNC: Depuncture
デパンクチャです。 R=1/2 Convolutiona Code Encoder から出力されたパンクチャ符号から情報を復元するために、R=1/2 Viterbi Decoder と組み合わせて使用します。 -
IP-V-BQPSK-IF: BPSK,QPSK,OQPSK 変復調 IF
BPSK、 QPSK、 OQPSK 変調器/復調器のセットです。 -
IP-V-8PSK-IF: 8PSK 変復調 IF
8PSK 変調器/復調器のセットです。 -
IP-V-16PSK-IF: 16PSK 変復調 IF
16PSK 変調器/復調器のセットです。 -
IP-V-16QAM-IF: 16QAM 変復調 IF
16QAM 変調器/復調器のセットです。 -
IP-V-SCR-IESS308: スクランブラ
IESS308 に対応したスクランブラ/デスクランブラのセットです。
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IP-V-ENC: Convolutional Code Encoder
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その他
R=1/2 以外の Convolutional Code / Viterbi Decoder や tail-biting にも対応可能です. 仕様によっては, 請負開発で対応させて頂くこともありますが, 広く使われる見込みのある標準方式の場合には、新製品としてラインナップし、標準ライセンスで対応させて頂きます。
- IP-TC-ENC-CCSDS: CCSDS準拠 Turbo Code Encoder
- IP-TC-ENC-ETSI: ETSI準拠 Turbo Code Encoder
- IP-TC-DEC-CCSDS: CCSDS準拠 Turbo Code Decoder
- IP-TC-DEC-ETSI: ETSI準拠 Turbo Code Decoder
- IP-LDPC-ENC-DVBT2N:DVB-T2 準拠 LDPC Encoder (Normal FECFRAME用)
- IP-LDPC-ENC-DVBT2S:DVB-T2 準拠 LDPC Encoder (Short FECFRAME用)
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IP-DES P ファミリー
並列&パイプライン処理を採用した DES の IPコアで、 1つのコアで暗号化と平文化を切り替えて処理します。 FPGA から ASIC への移行が容易なスタンダード・タイプです。 FPGA用には特化していませんが、 FPGA でも良好なパフォーマンスが得られます。 -
IP-DES S ファミリー
シリアル処理を採用した DES の IPコアで、 1つのコアで暗号化と平文化を切り替えて処理します。シリアルに処理するので、処理速度は速くないですが、 FPGA でコンパクトに実装することが可能です。- IP-DES-ES: ECB Mode Engine
- IP-DES-8S: Engine with 8-bit I/O, Supports All Operation Mode
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IP-TDES P ファミリー
並列&パイプライン処理を採用した TripleーDES の IPコアで、1つのコアで暗号化と平文化を切り替えて処理します。FPGA から ASIC への移行が容易なスタンダード・タイプです。 FPGA用には特化していませんが、 FPGA でも良好なパフォーマンスが得られます。
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IP-AES P ファミリー
並列&パイプライン処理を採用した AES の IPコアで、1つのコアで暗号化と平文化を切り替えて処理します。 FPGA から ASIC への移行が容易なスタンダード・タイプです。 FPGA用には特化していませんが、 FPGA でも良好なパフォーマンスが得られます。 -
IP-AES S ファミリー
シリアル処理を採用した AES の IPコアで、1つのコアで暗号化と平文化を切り替えて処理します。シリアルに処理するので、処理速度は速くないですが、FPGA でコンパクトに実装することが可能です。- IP-AES-ES: ECB Mode Engine
- IP-AES-8S: Engine with 8-bit I/O, Supports All Operation Mode
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Hash Function P ファミリー
並列&パイプライン処理を採用した Hash Function の IPコアで、 FPGA から ASIC への移行が容易なスタンダード・タイプです。 FPGA用には特化していませんが、 FPGA でも良好なパフォーマンスが得られます。
開発中
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IP-BuildGF
ガロア体 GF(2m) の演算器の HDL 記述を自動生成するためのツールです。ガロア体 GF(2m) の生成多項式と原始元を指定すると、ガロア体 GF(2m) の演算器の HDL 記述とテストベンチを自動生成します。 VHDL と Verilog の両方に対応しています。弊社の IP-RSファミリーや IP-AES ファミリーで使用されているガロア体 GF(2m) の演算器は、このツールで生成されるものと等価です。
BuildGF (GUI 版)の入力フォーム
価格
弊社標準ライセンスの価格は、こちら をごらんください。弊社標準ライセンスは、1品種の装置につき1ライセンスとすることで、リーズナブルな価格になっております。
しかも、1品種の装置につき1ライセンスで、1品種の装置を何台でも製造・販売できます。製造・販売台数によらず、ライセンス料は一定です。
※ 価格につきましては、予告なく変更になることがございます。
ご購入方法
標準ライセンスは、パッケージソフトウェアと同様の手軽さで、ご購入できます。
| お申し込み方法 |
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必要事項記入の上、弊社指定の注文書を FAX にてお送りください。商品の性格上、ご購入数量によらず定価で販売しております。あしからずご了承ください。 なお、お見積書の必要なお客様は、お客様の電話番号・FAX番号・郵便番号・住所・所属・氏名・送付方法(FAX・郵送)およびご希望の商品名・型番・数量をご明記の上、FAX あるいは E-Mailにて弊社までご連絡下さい。 ※ 法人・官公庁・教育機関等のお客様で、所定の書類(見積書など)の必要な方は、ご連絡ください。また、お支払い方法等お取引条件も別途対応させていただきますのでご相談下さい。 |
| ▼注文書 |
| 注文書 Download(Word形式) 注文書 Download(PDF形式) |
| ▼注文書送付先 |
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〒228-0803 神奈川県 相模原市 相模大野3-1-12
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| ▼お問い合わせ先 |
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E-Mail: ipcore@ML-LABO.com |
| お支払い方法 | ||||||
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ご注文日より1週間以内に、下記口座に電信扱いにてお振込ください。 振込手数料はお客様負担となります。 ご注文日から1週間以内にご入金が確認できない場合は、弊社よりお客様へ確認のご連絡をさせていただきます。 予めご了承ください。商品の性格上、原則として、代金先払いでお願いいたしますが、 官公庁・教育機関等のお客様で、後払いしかできない方については、ご相談ください。 |
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| ▼代金振込先 | ||||||
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| 商品のお届け |
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振込確認ができた時点で正式な受注手続の完了とみなし、商品を発送いたします。指定銀行口座への振込みの確認後、通常2週間以内に、ご指定されたお届け先に商品を発送いたします。ただし、年末年始、ゴールデンウィーク等の連休前にご注文いただいた商品につきましては、それ以内に発送できない場合もございますのであらかじめご了承ください。 |
サポート
お問合せはメールで受付ております。お問い合わせになる前に、商品に添付されているドキュメントや、技術FAQをご確認され、それでも解決しない時に各お問い合わせ窓口をご利用ください。 ASICへの移植作やカスタマイズについても、ご相談ください(料金等については応相談)。なお、標準ライセンスには、1年間の無償サポートが含まれております。
- 技術サポート窓口 E-Mail: ipcore@ML-LABO.com
注: お問い合わせは、電子メールでお願いいたします。
FAQ
| Q: | Altera の Qualtus でコンパイルするとエラーが出ますが? |
| A: | Xilinx の ISE では、ファイルのコンパイル順が自動的に選択されますが、 Qualtus ではファイルのコンパイル順序が自動設定されません。このため、コンパイル順序を手動設定して、「パッケージファイル」が先にコンパイルされるようにしてください。ML-LABOのIPコア製品の多くでは、*_system.hvd という名称のファイルがパッケージファイルです。 |
| Q: | IPコアのコンパイル中にワーニングが出ますが異常でしょうか? |
| A: | ワーニングの多くは、使用していないレジスタや信号に関するものです。 これらが、論理合成に悪影響を与えることはありません。また、デザインによっては、メモリのアドレスがメモリのサイズと食い違っているという旨のワーニングが出るものもありますが、それらも、論理合成に悪影響を与えることはありません。 |
| Q: | C++離散数学ライブラリなどの開発ツールとは、どのようなものでしょうか? |
| A: |
弊社では、次のような社内ツールを使用しています。
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| Q: | 設計パラメータの異なる複数のリードソロモン符号の符号器/復号器を使用するには, どうしたらいいでしょうか? |
| A: | リードソロモン符号の符号器/復号器は、ガロア体の演算器などが、設計パラメータによって異なっていますので、そのままでは、ファイル名の衝突が起きて、設計パラメータの異なる複数の符号器/復号器を同時に使用できません、ただし、ファイル名とモジュール名が、すべて RS_ で始まっていますので、それらの接頭語 RS_ をリネームすることで、ファイル名の衝突を簡単に回避できます。 |
| Q: | VHDL 記述(ソースコード)は難読化されていますか? |
| A: | 特に難読化はされていません。ある程度のコメントも付けられています。 ただし、上位の設計思想がわかるほどにはコメントされていません。 |
| Q: | 復調器の位相エラーやフレーム同期のエラーを誤り訂正用のIPコアで訂正できますか? |
| A: | 誤り訂正用のIPコアは、どんなエラーでも訂正できるわけではありません。 誤り訂正用のIPコアが訂正できるエラーは、一般的には、「ランダムなエラー」に限られています。すなわち、誤り訂正用のIPコアは、0 を送信したのに1が受信されたり 1 を送信したのに0が受信されるような類のエラーしか訂正できません。一般的な誤り訂正符号は、復調器の位相エラーやフレーム同期のエラーを訂正するようには設計されていません。一般的な誤り訂正符号は、復調器やフレーム同期回路が適切に実装されていることを前提として設計されていますので、復調器やフレーム同期回路を適切に実装してください。 |
| Q: | システムに合わせて(非標準の)誤り訂正符号を最適化して欲しいのですが、符号の設計費用はIPコアの価格に含まれていますか? |
| A: | 含まれていません。お客様が符号を設計されて、IPコア出荷時にその符号のパラメータを設定するのであれば、パラメータにもよりますが通常は、無償で対応できます。しかし、お客様のシステムに合わせて(非標準の)誤り訂正符号を設計することは、 工数のかかる作業になりますので、有償のコンサルティングとしてお引き受けしております。お客様のシステムに合わせて、適切な(標準の)誤り訂正符号を選定することも、工数のかかる作業になりますので、有償のコンサルティングとしてお引き受けしております。 |
| Q: | 標準ライセンスを複数ライセンス購入する場合、値引きはあるでしょうか? |
| A: | 申し訳ありませんが、値引きはしておりません。弊社では、標準ライセンスの料金を出荷時検査のコスト+α 程度に抑えておりますので、ご了承願います。 |
| Q: | IPコアの販売実績はどのくらいあるでしょうか? |
| A: | 2002年に販売を開始した IP-RS8 シリーズですと、 ライセンス数は 200ライセンスを超えており、ASIC化された件数についても、10件以上あります。2004年に販売を開始した IP-AES シリーズですと、ライセンス数は数十件に達しております。 |
| Q: | IPコアをソースコード形態のまま外注先に支給しても構わないでしょうか? |
| A: | 事前に文書で許可を取ってくださるとともに、外注先においても使用許諾契約を遵守して頂けるのであれば、支給されても構いません。ただし、お客様と外注先との間で、第三者(弊社)の知的財産権を守る旨の契約が締結されていない場合には、別途ご相談願います。その場合でも、お客様・外注先・弊社の三者間で秘密保持契約を締結するなどすれば、外注先に支給することが可能になります。 |
| Q: | Verilog-HDL 版のIPコアはありますか? |
| A: | 「VHDLから Verilog-HDLへの変換」(有償)として対応させて頂いております. 変換料については、 IPコアの規模によって異なりますので、お問い合わせください。 |
| Q: | 恒久ライセンスの価格はいくらでしょうか? |
| A: | 標準ライセンス価格の10〜15倍です。詳細についてはお問い合わせください。 |
| Q: | 標準ライセンスと恒久ライセンスの違いは? |
| A: | 標準ライセンスは、 「1品種の装置」のみに限定して使用が許諾されますが、 恒久ライセンスには、そういった制約はなく、任意品種の装置に使用が許諾されます。なお、恒久ライセンスの「無償サポート期間」と「無償サポート内容」は、標準ライセンスと同様です。 すなわち、1年間の無償サポート期間中に、「1品種の装置」について,無償サポートが行われます。 |
| Q: | 恒久ライセンスで購入したIPコアの設計パラメータを変更するには? |
| A: | 設計パラメータの変更が必要になっても、新たに恒久ライセンスを購入される必要はありません。 恒久ライセンスの設計パラメータの変更やサポートについては、実費でお引き受けしております。 |